晶圓良率，專業(yè)術語，拼音為jīng yuán liáng lǜ，在集成電路制造中，晶圓良率就是完成所有工藝步驟后測試合格的芯片的數(shù)量與整片晶圓上的有效芯片的比值。

中文名

晶圓良率

別名

Wafer Yield

拼音

jīng yuán liáng lǜ

術語類別

金屬材料術語

規(guī)律

晶圓良率越高，同一片晶圓上產(chǎn)出的好芯片數(shù)量就越多

分類

比值

分析方法

工藝監(jiān)控測試數(shù)據(jù)

所屬領域

工業(yè)領域

相關

集成電路

簡介

最終良率主要由每一步工藝的良率的積組成，從晶圓制造，中測，封裝到成測，每一步都會對良率產(chǎn)生影響，其中晶圓制造因為工藝復雜，工藝步驟多步（300步左右）成為影響良率的主要因素。

由此可見，晶圓良率越高，同一片晶圓上產(chǎn)出的好芯片數(shù)量就越多，如果晶圓價格是固定的，那好芯片數(shù)量就越多就意味著每片晶圓的產(chǎn)量越高，每顆芯片的成本越低，那么理所當然，利潤也就越高。

對于先進的集成電路芯片而言，大多數(shù)的工藝步驟都必須非常接近才能保證有高的整體良率。通常在一個新工藝或新產(chǎn)品剛開始之初，整體的良率都不會很高。但隨著生產(chǎn)的進行和導致低良率的因素被發(fā)現(xiàn)和改進，則良率就會不斷地被提升?，F(xiàn)產(chǎn)品、新工藝或是工具，每個幾個月或甚至幾周就會被引進，因此提升良率就成了半導體公司的一個永不停息的過程。

晶圓良率分析

很多半導體公司都有工程師專門從事良率提高的工作，在晶圓廠（foundary）有專門的良率提高（YE）部門的良率工程師負責提高晶圓的良率，在無晶圓公司（Fabless）的運營部門有產(chǎn)品工程師（PE）要負責提高良率。由于領域有所不同，這些工程師所專注的重點也會有所區(qū)別。晶圓廠內(nèi)的良率工程師對制造工藝十分精通，主要通過公司的良率管理系統(tǒng)（YMS）對工藝相關的一些數(shù)據(jù)進行良率分析，一般有以下幾種方法：

1.產(chǎn)線中缺陷掃描數(shù)據(jù)（Inline Defect Scan）

2.工藝監(jiān)控測試數(shù)據(jù)（WAT）

3.產(chǎn)線量測數(shù)據(jù)（Metrology）

4.設備共同性（Tool Commonality）

5.工藝規(guī)范性（Process Specifications）

6.失效分析（Failure Analysis）

無晶圓公司的產(chǎn)品工程師則對自己的產(chǎn)品非常熟悉，掌握一些設計數(shù)據(jù)和很多測試數(shù)據(jù)，所以產(chǎn)品工程師對良率分析會從一些幾個方面開展：

1.設計數(shù)據(jù)包括版圖和電路圖等（GDS，Schematic，etc）

2.電性測試數(shù)據(jù)（Wafer Probling，F(xiàn)inal Test data）

3.Schmoo圖

4.比特圖（Bitmap）

5.系統(tǒng)級測試（System Level Test）

6.失效分析（Failure Analysis）

晶圓良率模型

對于集成電路晶圓級的良率損失，通常會由以下兩種模式的原因導致。

第一類良率損失模式，在芯片的生產(chǎn)過程中一般由在生產(chǎn)機器中會有隨機掉落的灰塵、顆粒，或空氣中的塵埃引起，雖然這些顆粒塵埃是非常微小的肉眼不可見的，但是和集成電路的尺寸來說確已經(jīng)非常巨大了。因為無法預見塵埃會附著在晶圓的那個位置，因此有的塵埃掉落在金屬線之間會有幾率導致短路，有的落在金屬線形成過程中會導致開路，還有的會引起電阻、電容等電性參數(shù)的變化，因而會導致芯片功能失常而導致的良率降低。由這類問題導致的良率損失在比較大工藝結點的制程（線寬較大），或低端工藝（制程簡單）中所占的良率損失的比例較大。因為這類工藝，一般對工藝設計沒有很大難度，而且由于線寬較大，對工藝誤差的容忍性也比較大，因此由工藝設計缺陷所導致的良率損失就比較少。

導致第一類良率損失模式的缺陷主要來自于機臺日常維護不到位，例如清洗設配時沒有清理干凈，更換零部件時安裝不仔細等，還有外界環(huán)境影響和人員在生產(chǎn)機臺附近的異常活動也有可能導致這類良率損失。

對于第一類良率損失模式的研究在上世紀60年代就已經(jīng)開始了，有很多國外和臺灣的學者們分別提出了各種良率預測模型，早期的研究工作主要集中在尋找良率和線上缺陷的關系上，并用此預測模型來尋找影響良率的關鍵工藝步驟和機臺。

表1 以缺陷為因子的良率預測模型（第一類良率損失）

晶圓良率

第二類良率損失模式，集成電路在設計過程中的缺陷也會導致良率的降低。由于在整個芯片制造的流水線上至少有上百道工藝，而且每一道工藝都可能在幾臺甚至十幾臺相同的機臺上完成，有的機臺是同型號的，有的機臺是不同配置的甚至連機臺設計原理都完全不同。而且每臺機臺由于供電、供水、供氣、真空度、機臺設計等各種原因會有自己本身的工藝波動，而機臺和機臺之間由于維護手法、使用年限、人為操作等原因還存在著機臺與機臺間的波動。這些復雜的因素共同組成了芯片制造環(huán)境的不確定性。經(jīng)過不同道工藝的不確定性疊加，最終對產(chǎn)品的質量參數(shù)會產(chǎn)生一定的影響。

當芯片的設計技術要求較低時，即線寬較大，產(chǎn)品規(guī)格限較寬時，這種問題比較少反應出來，因為那時產(chǎn)品對制成能力的容忍度比較高，及時機臺有些偏差，設計的容錯性也能完全吸收這些誤差。而隨著芯片設計要求的提高，尤其是14nm及以下的先進技術節(jié)點中，工程師發(fā)現(xiàn)機臺能力的進步往往跟不上技術的提高，因而制成產(chǎn)品容錯性越來越差，對工藝能力的要求越來越高，工藝設計的問題因而慢慢凸顯出來，對良率的影響也越來越大。第二類良率損失模式也慢慢超過第一類良率損失模式，成為導致良率損失的元兇，特別是一些新研發(fā)的工藝技術和新的更小技術結點的結合，更容易導致第二類良率損失。如果說第一類良率損失是由于外界的隨機波動導致的，那么第二類良率損失則更多的是由工藝本身固有的能力不足導致的。

表2 以電性測試參數(shù)為因子的良率測設模型（第二類良率損失）。

晶圓良率